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導語：在集成電路版圖設計的撰寫旅程中，學習并吸收他人佳作的精髓是一條寶貴的路徑，好期刊匯集了九篇優秀范文，愿這些內容能夠啟發您的創作靈感，引領您探索更多的創作可能。
關鍵詞：模擬 集成電路 設計 自動化綜合流程
中圖分類號：TN431 文獻標識碼：A 文章編號：1672-3791（2013）03（a）-0062-02
隨著超大規模集成電路設計技術及微電子技術的迅速發展，集成電路系統的規模越來越大。根據美國半導體工業協會（SIA）的預測，到2005年，微電子工藝將完全有能力生產工作頻率為3.S GHz，晶體管數目達1.4億的系統芯片。到2014年芯片將達到13.5 GHz的工作頻率和43億個晶體管的規模。集成電路在先后經歷了小規模、中規模、大規模、甚大規模等歷程之后，ASIC已向系統集成的方向發展，這類系統在單一芯片上集成了數字電路和模擬電路，其設計是一項非常復雜、繁重的工作，需要使用計算機輔助設計（CAD）工具以縮短設計時間，降低設計成本。
目前集成電路自動化設計的研究和開發工作主要集中在數字電路領域，產生了一些優秀的數字集成電路高級綜合系統，有相當成熟的電子設計自動化（EDA）軟件工具來完成高層次綜合到低層次版圖布局布線，出現了SYNOPSYS、CADENCE、MENTOR等國際上著名的EDA公司。相反，模擬集成電路自動化設計方法的研究遠沒有數字集成電路自動化設計技術成熟，模擬集成電路CAD發展還處于相當滯后的水平，而且離實用還比較遙遠。目前絕大部分的模擬集成電路是由模擬集成電路設計專家手工設計完成，即采用簡化的電路模型，使用仿真器對電路進行反復模擬和修正，并手工繪制其物理版圖。傳統手工設計方式效率極低，無法適應微電子工業的迅速發展。由于受數/模混合集成趨勢的推動，模擬集成電路自動化設計方法的研究正逐漸興起，成為集成電路設計領域的一個重要課題。工業界急需有效的模擬集成電路和數模混合電路設計的CAD工具，落后的模擬集成電路自動化設計方法和模擬CAD工具的缺乏已成為制約未來集成電路工業發展的瓶頸。
1 模擬集成電路的設計特征
為了縮短設計時間，模擬電路的設計有人提出仿效數字集成電路標準單元庫的思想，建立一個模擬標準單元庫，但是最終是行不通的。模擬集成電路設計比數字集成電路設計要復雜的得多，模擬集成電路設計主要特征如下。
（1）性能及結構的抽象表述困難。數字集成電路只需處理僅有0和1邏輯變量，可以很方便地抽象出不同類型的邏輯單元，并可將這些單元用于不同層次的電路設計。數字集成電路設計可以劃分為六個層次：系統級、芯片級（算法級），RTL級、門級、電路級和版圖級，電路這種抽象極大地促進了數字集成電路的設計過程，而模擬集成電路很難做出這類抽象。模擬集成電路的性能及結構的抽象表述相對困難是目前模擬電路自動化工具發展相對緩慢，缺乏高層次綜合的一個重要原因。
（2）對干擾十分敏感。模擬信號處理過程中要求速度和精度的同時，模擬電路對器件的失配效應、信號的耦合效應、噪聲和版圖寄生干擾比數字集成電路要敏感得多。設計過程中必須充分考慮偏置條件、溫度、工藝漲落及寄生參數對電路特性能影響，否則這些因素的存在將降低模擬電路性能，甚至會改變電路功能。與數字集成電路的版圖設計不同，模擬集成電路的版圖設計將不僅是關心如何獲得最小的芯片面積，還必須精心設計匹配器件的對稱性、細心處理連線所產生的各種寄生效應。在系統集成芯片中，公共的電源線、芯片的襯底、數字部分的開關切換將會使電源信號出現毛刺并影響模擬電路的工作，同時通過襯底禍合作用波及到模擬部分，從而降低模擬電路性能指標。
（3）性能指標繁雜。描述模擬集成電路行為的性能指標非常多，以運算放大器為例，其性能指標包括功耗、低頻增益、擺率、帶寬、單位增益頻率、相位余度、輸入輸出阻抗、輸入輸出范圍、共模信號輸入范圍、建立時間、電源電壓抑制比、失調電壓、噪聲、諧波失真等數十項，而且很難給出其完整的性能指標。在給定的一組性能指標的條件下，通常可能有多個模擬電路符合性能要求，但對其每一項符合指標的電路而言，它們僅僅是在一定的范圍內對個別的指標而言是最佳的，沒有任何電路對所有指標在所有范圍內是最佳的。
（4）建模和仿真困難。盡管模擬集成電路設計已經有了巨大的發展，但是模擬集成電路的建模和仿真仍然存在難題，這迫使設計者利用經驗和直覺來分析仿真結果。模擬集成電路的設計必須充分考慮工藝水平，需要非常精確的器件模型。器件的建模和仿真過程是一個復雜的工作，只有電路知識廣博和實踐經驗豐富的專家才能勝任這一工作。目前的模擬系統驗證的主要工具是SPICE及基于SPICE的模擬器，缺乏具有高層次抽象能力的設計工具。模擬和數模混合信號電路與系統的建模和仿真是急需解決的問題，也是EDA研究的重點。VHDL-AMS已被IEEE定為標準語言，其去除了現有許多工具內建模型的限制，為模擬集成電路開拓了新的建模和仿真領域。
（5）拓撲結構層出不窮。邏輯門單元可以組成任何的數字電路，這些單元的功能單一，結構規范。模擬電路的則不是這樣，沒有規范的模擬單元可以重復使用。
2 模擬IC的自動化綜合流程
模擬集成電路自動綜合是指根據電路的性能指標，利用計算機實現從系統行為級描述到生成物理版圖的設計過程。在模擬集成電路自動綜合領域，從理論上講，從行為級、結構級、功能級直至完成版圖級的層次的設計思想是模擬集成電路的設計中展現出最好的前景。將由模擬集成電路自動化綜合過程分為兩個過程。
模擬集成電路的高層綜合、物理綜合。在高層綜合中又可分為結構綜合和電路級綜合。由系統的數學或算法行為描述到生成抽象電路拓撲結構過程稱為結構級綜合，將確定電路具體的拓撲結構和確定器件尺寸的參數優化過程稱為電路級綜合。而把器件尺寸優化后的電路圖映射成與工藝相關和設計規則正確的版圖過程稱為物理綜合。模擬集成電路自動化設計流程如圖1所示。
2.1 模擬集成電路高層綜合
與傳統手工設計模擬電路采用自下而上（Bottom-up）設計方法不同，模擬集成電路CAD平臺努力面向從行為級、結構級、功能級、電路級、器件級和版圖級的（Top-down）的設計方法。在模擬電路的高層綜合中，首先將用戶要求的電路功能、性能指標、工藝條件和版圖約束條件等用數學或算法行為級的語言描述。目前應用的SPICE、MAST、SpectreHDL或者不支持行為級建模，或者是專利語言，所建模型與模擬環境緊密結合，通用性差，沒有被廣泛接受。IEEE于1999年3月正式公布了工業標準的數/模硬件描述語言VHDL-AMS。VHDL-1076.1標準的出現為模擬電路和混合信號設計的高層綜合提供了基礎和可能。VHDL一AMS是VHDL語言的擴展，重點在模擬電路和混合信號的行為級描述，最終實現模擬信號和數模混合信號的結構級描述、仿真和綜合125，28]。為實現高層次的混合信號模擬，采用的辦法是對現有數字HDL的擴展或創立新的語言，除VHDL.AMS以外，其它幾種模擬及數/模混合信號硬件描述語言的標準還有MHDL和Verilog-AMS。
2.2 物理版圖綜合
高層綜合之后進入物理版圖綜合階段。物理綜合的任務是從具有器件尺寸的電路原理圖得到與工藝條件有關和設計規則正確的物理版圖。由于模擬電路的功能和性能指標強烈地依賴于電路中每一個元件參數，版圖寄生參數的存在將使元件參數偏離其設計值，從而影響電路的性能。需要考慮電路的二次效應對電路性能的影響，對版圖進行評估以保證寄生參數、器件失配效應和信號間的禍合效應對電路特性能影響在允許的范圍內。基于優化的物理版圖綜合在系統實現時采用代價函數表示設計知識和各種約束條件，對制造成本和合格率進行評估，使用模擬退火法來獲取最佳的物理版圖。基于規則的物理版圖綜合系統將模擬電路設計專家的設計經驗抽象為一組規則，并用這些規則來指導版圖的布線布局。在集成電路物理綜合過程中，在保證電路性能的前提下，盡量降低芯片面積和功耗是必要的。同時應當在電路級綜合進行拓撲選擇和優化器件尺寸階段對電路中各器件之間的匹配關系應用明確的要求，以此在一定的拓撲約束條件下來指導模擬集成電路的版圖綜合。
模擬電路設計被認為是一項知識面廣，需多階段和重復多次設計，常常要求較長時間，而且設計要運用很多的技術。在模擬電路自動綜合設計中，從行為描述到最終的版圖過程中，還需要用專門的CAD工具從電路版圖的幾何描述中提取電路信息過程。除電路的固有器件外，提取還包括由版圖和芯片上互相連接所造成的寄生參數和電阻。附加的寄生成分將導致電路特性惡化，通常會帶來不期望的狀態轉變，導致工作頻率范圍的縮減和速度性能的降低。因此投片制造前必須經過電路性能驗證，即后模擬階段，以保證電路的設計符合用戶的性能要求。正式投片前還要進行測試和SPICE模擬，確定最終的設計是否滿足用戶期望的性能要求。高層綜合和物理綜合從不同角度闡述了模擬集成電路綜合的設計任務。電路的拓撲選擇和幾何尺寸可以看成電路的產生方面，物理版圖綜合得到模擬集成電路的電路版圖，可以認為電路的幾何設計方面。
參考文獻
【關鍵詞】版圖；集成電路；反向設計
1 反向設計流程
反向設計流程見圖1所示，主要就是把待分析芯片轉換成電路圖和版圖的過程。
1.1 芯片解剖拍照
我們所看到的照片圖形是氧化層刻蝕形成的軌跡。每個物理層看到的圖形就是芯片通過解剖、染色、去層后得到逆向設計所需的圖形信息，然后用光學顯微鏡攝取芯片圖形信息再進行拼接對準。國內外有多家能夠提供完整解剖和電路提取的反向設計服務的公司。圖2所示就是某反向設計服務公司將芯片解剖拍照后的數據。
圖 1 圖 2
1.2 芯片網表提取
因為反向設計是一種自底向上的設計方法，所以芯片網表數據的提取質量顯得尤其重要，初始數據的正確率直接影響電路整理、分析、物理驗證。為了得到高準確率的網表，一般會安排兩組工程師分別獨立對網表數據進行提取。在兩組工程師完成網表提取后分別進行電學規則檢查以提高正確率，最后再進行網表對比驗證（SVS）。圖3為已經提取完成的部分芯片網表
1.3 芯片電路分析整理
將通過驗證的網表通過EDIF、VERILOG、SPICE等格式導入EDA設計工具進行電路圖的分析整理。圖3左邊為網表通過EDIF格式導入，我們得到的是一個平層的網表數據，電路整理是把平層的電路進行層次化整理，形成一個電路的層次化結構，以便理解設計者的思路與技巧。圖3右邊所示為經過整理的電路圖。
圖 3 圖 4
1.4 芯片電路仿真
根據新的工藝調整電路器件參數，將已經層次化的電路圖，通過仿真工具例如Hspice、Spectre、Hsim等EDA工具對電路模塊功能進行仿真驗證。
1.5 芯片版圖繪制
根據新的工藝文件繪制通過功能仿真驗證的電路版圖，使用Dracula、Assura、Calibre（圖5）等軟件進行DRC、LVS、ERC驗證。
圖 5
1.6 系統后仿真
完成版圖總體布局布線后，用EDA工具進行寄生參數提取把提取的網表進行仿真驗證，并將結果與前仿真結果做對比。對影響電路性能的寄生參數進行電路或者版圖的調整。最后優化版圖及數據TAPEOUT。
2 總結
本文淺析了集成電路反向設計流程，從實例中列舉說明反向設計流程，介紹每一個步驟主要的實現方法。不少人認為集成電路反向設計已經嚴重影響微電子產業的發展，其實不然，不同工藝的設計規則要使其兼容需要花大量的時間修改。反向并不只意味著抄襲，在原有的電路結構上理解分析以及優化后最終實現相同的或更優的功能電路。
關鍵詞：半導體可靠性設計
Abstract: the reliability of the semiconductor integrated circuit design is in the whole process of product development, prevention, strengthen the system of management thoughts as the instruction, from line design, layout design, process design, package structure design, evaluation test design, material selection, software design, and adopts various effective measures, and strive to eliminate or control semiconductor integrated circuit under specified conditions and within the time required, all kinds of possible failure mode, thus in the performance, cost, time (research, production cycle) factors on the basis of comprehensive balance, and realize the semiconductor integrated circuit products the reliability indexes provisions.
Keywords: semiconductor design reliability
中圖分類號： O471 文獻標識碼：A文章編號：
1. 可靠性設計應遵循的基本原則
（1）必須將產品的可靠性要求轉化成明確的、定量化的可靠性指標。
（2）必須將可靠性設計貫穿于產品設計的各個方面和全過程。
（3）從國情出發盡可能地采用當今國內外成熟的新技術、新結構、新工藝。
（4）設計所選用的線路、版圖、封裝結構，應在滿足預定可靠性指標的情況下盡量簡化，避免復雜結構帶來的可靠性問題。
（5）可靠性設計實施過程必須與可靠性管理緊密結合。
2. 可靠性設計的基本依據
（1）合同書、研制任務書或技術協議書。
（2）產品考核所遵從的技術標準。
（3）產品在全壽命周期內將遇到的應力條件（環境應力和工作應力）。
（4）產品的失效模式分布，其中主要的和關鍵的失效模式及其機理分析。
（5）定量化的可靠性設計指標。
（6）生產（研制）線的生產條件、工藝能力、質量保證能力。
3. 設計前的準備工作
（1）將用戶對產品的可靠性要求，在綜合平衡可靠性、性能、費用和研制（生產）周期等因素的基礎上，轉化為明確的、定量化的可靠性設計指標。
（2）對國內外相似的產品進行調研，了解其生產研制水平、可靠性水平（包括產品的主要失效模式、失效機理、已采取的技術措施、已達到的質量等級和失效率等）以及該產品的技術發展方向。
(3) 對現有生產（研制）線的生產水平、工藝能力、質量保證能力進行調研，可通過通用和特定的評價電路，所遵從的認證標準或統計工藝控制（SPC）技術，獲得在線的定量化數據。
4. 可靠性設計程序
（1）分析、確定可靠性設計指標，并對該指標的必要性和科學性等進行論證。
（2）制定可靠性設計方案。設計方案應包括對國內外同類產品（相似產品）的可靠性分析、可靠性目標與要求、基礎材料選擇、關鍵部件與關鍵技術分析、應控制的主要失效模式以及應采取的可靠性設計措施、可靠性設計結果的預計和可靠性評價試驗設計等。
（3）可靠性設計方案論證（可與產品總體方案論證同時進行）。
（4）設計方案的實施與評估，主要包括線路、版圖、工藝、封裝結構、評價電路等的可靠性設計以及對設計結果的評估。
（5）樣品試制及可靠性評價試驗。
（6）樣品制造階段的可靠性設計評審。
（7）通過試驗與失效分析來改進設計，并進行“設計－試驗－分析－改進”循環，實現產品的可靠性增長，直到達到預期的可靠性指標。
（8）最終可靠性設計評審。
（9）設計定型。設計定型時，不僅產品性能應滿足合同要求，可靠性指標是否滿足合同要求也應作為設計定型的必要條件。
5. 集成電路可靠性設計的基本內容
（1）線路可靠性設計。
線路可靠性設計是在完成功能設計的同時，著重考慮所設計的集成電路對環境的適應性和功能的穩定性。半導體集成電路的線路可靠性設計是根據電路可能存在的主要失效模式，盡可能在線路設計階段對原功能設計的集成電路網絡進行修改、補充、完善，以提高其可靠性。如半導體芯片本身對溫度有一定的敏感性，而晶體管在線路達到不同位置所受的應力也各不相同，對應力的敏感程度也有所不同。因此，在進行可靠性設計時，必須對線路中的元器件進行應力強度分析和靈敏度分析（一般可通過SPICE和有關模擬軟件來完成），有針對性地調整其中心值，并對其性能參數值的容差范圍進行優化設計，以保證在規定的工作環境條件下，半導體集成電路整體的輸出功能參數穩定在規定的數值范圍，處于正常的工作狀態。
線路可靠性設計的一般原則是：1）線路設計應在滿足性能要求的前提下盡量簡化；2）盡量運用標準元器件，選用元器件的種類盡可能減少，使用的元器件應留有一定的余量，避免滿負荷工作；3）在同樣的參數指標下，盡量降低電流密度和功耗，減少電熱效應的影響；4）對于可能出現的瞬態過電應力，應采取必要的保護措施。如在有關端口采用箝位二極管進行瞬態電壓保護，采用串聯限流電阻限制瞬態脈沖過電流值。
（2）版圖可靠性設計。
版圖可靠性設計是按照設計好的版圖結構由平面圖轉化成全部芯片工藝完成后的三維圖像，根據工藝流程按照不同結構的晶體管（雙極型或MOS型等）可能出現的主要失效模式來審查版圖結構的合理性。如電遷移失效與各部位的電流密度有關，一般規定有極限值，應根據版圖考察金屬連線的總長度，要經過多少爬坡，預計工藝的誤差范圍，計算出金屬涂層最薄位置的電流密度值以及出現電遷移的概率。此外，根據工作頻率在超高頻情況下平行線之間的影響以及對性能參數的保證程度，考慮有無出現縱向或橫向寄生晶體管構成潛在通路的可能性。對于功率集成電路中發熱量較大的晶體管和單元，應盡量分散安排，并盡可能遠離對溫度敏感的電路單元。
（3）工藝可靠性設計。
為了使版圖能準確無誤地轉移到半導體芯片上并實現其規定的功能，工藝設計非常關鍵。一般可通過工藝模擬軟件（如SUPREM等）來預測出工藝流程完成后實現功能的情況，在工藝生產過程中的可靠性設計主要應考慮：1）原工藝設計對工藝誤差、工藝控制能力是否給予足夠的考慮（裕度設計），有無監測、監控措施（利用PCM測試圖形）；2）各類原材料純度的保證程度；3）工藝環境潔凈度的保證程度；4）特定的保證工藝，如鈍化工藝、鈍化層的保證，從材料、工藝到介質層質量（結構致密度、表面介面性質、與襯底的介面應力等）的保證。
（4）封裝結構可靠性設計。
封裝質量直接影響到半導體集成電路的可靠性。封裝結構可靠性設計應著重考慮：1）鍵合的可靠性，包括鍵合連接線、鍵合焊點的牢固程度，特別是經過高溫老化后性能變脆對鍵合拉力的影響；2）芯片在管殼底座上的粘合強度，特別是工作溫度升高后，對芯片的剪切力有無影響。3）管殼密封后氣密性的保證；4）封裝氣體質量與管殼內水汽含量，有無有害氣體存在腔內；5）功率半導體集成電路管殼的散熱情況；6）管殼外管腳的銹蝕及易焊性問題。
（5）可靠性評價電路設計。
為了驗證可靠性設計的效果或能盡快提取對工藝生產線、工藝能力有效的工藝參數，必須通過相應的微電子測試結構和測試技術來采集。所以，評價電路的設計也應是半導體集成電路可靠性設計的主要內容。一般有以下三種評價電路：1) 工藝評價用電路設計。主要針對工藝過程中誤差范圍的測定，一般采用方塊電阻、接觸電阻構成的微電子測試結構來測試線寬、膜厚、工藝誤差等。2) 可靠性參數提取用評估電路設計。針對雙極性和CMOS電路的主要失效模式與機理，借助一些單管、電阻、電容，盡可能全面地研究出一些能評價其主要失效機理的評估電路。3) 宏單元評估電路設計。針對雙極型和CMOS型電路主要失效模式與機理的特點，設計一些能代表復雜電路中基本宏單元和關鍵單元電路的微電子測試結構，以便通過工藝流程研究其失效的規律性。
6. 可靠性設計技術
可靠性設計技術分類方法很多，這里以半導體集成電路所受應力不同造成的失效模式與機理為線索來分類，將半導體集成電路可靠性設計技術分為：1）耐電應力設計技術：包括抗電遷移設計、抗閂鎖效應設計、防靜電放電設計和防熱載流子效應設計；2）.耐環境應力設計技術：包括耐熱應力、耐機械應力、耐化學應力和生物應力、耐輻射應力設計；3）穩定性設計技術：包括線路、版圖和工藝方面的穩定性設計。
關鍵詞:司法鑒定;集成電路;知識產權;商業秘密
Judicial Forensic Evaluation and Integrated Circuits Intellectual Property Protection――Trade Secrets
Fan Bing
(CSIP Intellectual Property Expertise Center of Judicature, Beijing 100038, China)
Abstract:The major areas discussed in this article focused on the integrated circuit technology-related cases。Two major issues are patent rights and trade secret involved in these cases. This article will introduce and discuss the method of judicial forensic in integrated circuit technology-related trade secret cases.
Keywords: Judicial Forensic;integrated circuit; intellectual property; Trade Secret
1引言
在上一期文章中我們介紹了我國集成電路相關知識產權保護的現狀,對集成電路知識產權保護制度進行了梳理,進一步介紹了司法鑒定在集成電路相關知識產權糾紛案件中的作用,以及目前對相關司法鑒定的原則和方法。本期文章將從涉及集成電路知識產權糾紛案件的具體類型做進一步探討。
2集成電路領域知識產權糾紛的特點
集成電路相關的知識產權糾紛涉及范圍較廣,一般來說,包括著作權、商標、專利和商業秘密等方面。對于不同案件抗辯雙方的重點可能只集中在某個方面,如著作權;也可能是幾個方面的結合,如商業秘密和專利。本文所討論的范圍主要集中在與集成電路芯片技術相關的案件,這些與芯片技術相關的案件中涉及最多的是專利和商業秘密的問題。
3商業秘密定義
在開始之前,首先讓我們了解一下什么是商業秘密。
商業秘密是指不為公眾所知悉、能為權利人帶來經濟利益、具有實用性并經權利人采取保密措施的技術信息和經營信息[1]。
根據定義,商業秘密應具備以下四個法律特征:
(1)不為公眾所知悉。這是講商業秘密具有秘密性,是認定商業秘密最基本的要件和最主要的法律特征。商業秘密的技術信息和經營信息在企業內部只能由參與工作的少數人知悉,這種信息不能從公開渠道獲得。如果眾所周知,那就不能稱之為商業秘密。
(2)能為權利人帶來經濟利益。這是講商業秘密具有價值性,是認定商業秘密的主要要件,也是體現企業保護商業秘密的內在原因。一項商業秘密如果不能給企業帶來經濟價值,也就失去保護的意義。
(3)具有實用性。商業秘密區別于理論成果,具有現實的或潛在的使用價值。商業秘密在其權利人手里能應用,被人竊取后別人也能應用。這是認定侵犯商業秘密違法行為的一個重要要件。
(4)采取了保密措施。這是認定商業秘密最著重的要件。權利人對其所擁有的商業秘密應采取相應合理的保密措施,使其他人不采用非法手段就不能得到。如果權利人對擁有的商業秘密沒有采取保密措施,任何人幾乎隨意可以得到,那么就無法認定是權利人的商業秘密。
4鑒定方法討論
對集成電路知識產權糾紛案件中涉及到的商業秘密進行司法鑒定,需要抓住兩個要素:非公知和相似性。
首先,非公知性的判斷是前提。如果案件中涉及的芯片設計在案件發生的當時已經為幾乎所有的業內人士所知悉,是一項公開的技術,也就談不上竊取商業秘密的問題。
在確定涉案芯片包含非公知技術的前提下,進行相似性比對,給出被比對雙方是否構成實質性相似的判斷。
4.1非公知技術判斷
對于非公知技術的確定需要經以下幾個步驟:
(1)被鑒定芯片的設計人員對該芯片的核心技術進行歸納和提取,形成可以對每個核心技術進行完整描述的技術方案;
(2)鑒定承擔方將組織相關專家對被鑒定芯片的核心技術的技術方案進行評估之后,委托具有資質的查新機構進行查新檢索,給出檢索查新報告;
(3)鑒定承擔方將組織相關專家結合檢索查新報告給出非公知判斷。
4.2相似性比對
對于相似性的比對,可以從系統架構、原理圖設計、版圖設計、芯片產品的主要測試指標等方面系統的進行比較。下面我們以一個芯片實例來說明,為了不失一般性,我們選取集成了射頻、模擬和數字信號處理模塊的單芯片射頻收發器。目前的單芯片射頻收發器集成了低噪音放大器(LNA)、混頻器(MIXER)、濾波器(FILTER)、模數轉換器(ADC)、數字信號處理器(DSP)、頻率綜合器(PLL)和模擬基帶接口等主要模塊。
系統架構并不是由各個子模塊簡單的堆砌而成,而是需要綜合考慮多方面因素,經過反復的實驗而最終確定的。比如,根據客戶對象和市場需求,確定設計指標,同時還要考慮芯片制造工藝參數、電路的拓撲結構、各個模塊間的相互干擾等,最終經過大量的優化和仿真才能確定系統架構。
對于芯片內部電路的原理圖設計,特別是確定射頻電路和模擬電路中關鍵電路器件的設計參數,并達到成熟產業化的程度,通常需要經驗豐富的多名工程師組成技術團隊,經過設計、模擬、樣片、調整、優化才能完成。
版圖設計特別是射頻電路和模擬電路部分的版圖設計通常需要經驗豐富的工程師采用定制化方式完成。如圖1所示為一個單芯片射頻收發器的版圖。
其設計往往要考慮各個模塊的布局,關鍵器件的匹配,互連線之間的干擾,甚至關鍵線路所采用金屬的長度和寬度都需工程師經計算確定。定制化設計的特點是工程師根據自己的經驗來折中考慮多種因素,每個定制化設計結果都不會相同。
芯片制成之后,制造者應在其測試平臺中用測試模式測定該芯片的技術性能。將兩芯片置于同樣的測試平臺上,通過信號形狀、時間周期等關系的對比,可以進一步判定雙方的相似程度[2]。
由以上系統性、分層次的分析和比對,可達到充分準確地說明相似性的程度。
經過非公知性和相似性比對之后,經過鑒定專家組的討論即可形成司法鑒定意見,并將以上分析過程整理成正式司法鑒定報告。
5結語
本期文章對集成電路領域有關商業秘密類型案件的司法鑒定問題進行介紹和探討。首先介紹了商業秘密的主要要素和特點,提出了集成電路領域有關商業秘密案件的司法鑒定的通用方法,對非公知性判定和相似性比對進行了重點介紹。本文所介紹的方法是經過一定數量案件實務的經驗積累總結而成,隨著近年來集成電路領域知識產權糾紛的不斷增多,新的問題也不斷涌現,需要我們不斷根據案件的實際特點不斷地進行調整和進一步完善。
參考文獻
關鍵詞：集成電路專業；實踐技能；人才培養
中圖分類號：G642.0 文獻標志碼： A 文章編號：1002-0845（2012）09-0102-02
集成電路產業是關系到國家經濟建設、社會發展和國家安全的新戰略性產業，是國家核心競爭力的重要體現。《國民經濟和社會發展第十二個五年規劃綱要》明確將集成電路作為新一代信息技術產業的重點發展方向之一。
信息技術產業的特點決定了集成電路專業的畢業生應該具有很高的工程素質和實踐能力。然而，目前很多應屆畢業生實踐技能較弱，走出校園后普遍還不具備直接參與集成電路設計的能力。其主要原因是一些高校對集成電路專業實踐教學的重視程度不夠，技能培養目標和內容不明確，導致培養學生實踐技能的效果欠佳。因此，研究探索如何加強集成電路專業對學生實踐技能的培養具有非常重要的現實意義。
一、集成電路專業實踐技能培養的目標
集成電路專業是一門多學科交叉、高技術密集的學科，工程性和實踐性非常強。其人才培養的目標是培養熟悉模擬電路、數字電路、信號處理和計算機等相關基礎知識，以及集成電路制造的整個工藝流程，掌握集成電路設計基本理論和基本設計方法，掌握常用集成電路設計軟件工具，具有集成電路設計、驗證、測試及電子系統開發能力，能夠從事相關領域前沿技術工作的應用型高級技術人才。
根據集成電路專業人才的培養目標，我們明確了集成電路專業的核心專業能力為：模擬集成電路設計、數字集成電路設計、射頻集成電路設計以及嵌入式系統開發四個方面。圍繞這四個方面的核心能力，集成電路專業人才實踐技能培養的主要目標應確定為：掌握常用集成電路設計軟件工具，具備模擬集成電路設計能力、數字集成電路設計能力、射頻集成電路設計能力、集成電路版圖設計能力以及嵌入式系統開發能力。
二、集成電路專業實踐技能培養的內容
1.電子線路應用模塊。主要培養學生具有模擬電路、數字電路和信號處理等方面的應用能力。其課程主要包含模擬電路、數字電路、電路分析、模擬電路實驗、數字電路實驗以及電路分析實驗等。
2.嵌入式系統設計模塊。主要培養學生掌握嵌入式軟件、嵌入式硬件、SOPC和嵌入式應用領域的前沿知識，具備能夠從事面向應用的嵌入式系統設計能力。其課程主要有C語言程序設計、單片機原理、單片機實訓、傳感器原理、傳感器接口電路設計、FPGA原理與應用及SOPC系統設計等。
3.集成電路制造工藝模塊。主要培養學生熟悉半導體集成電路制造工藝流程，掌握集成電路制造各工序工藝原理和操作方法，具備一定的集成電路版圖設計能力。其課程主要包含半導體物理、半導體材料、集成電路專業實驗、集成電路工藝實驗和集成電路版圖設計等。
4.模擬集成電路設計模塊。主要培養學生掌握CMOS模擬集成電路設計原理與設計方法，熟悉模擬集成電路設計流程，熟練使用Cadence、Synopsis、Mentor等EDA工具，具備運用常用的集成電路EDA軟件工具從事模擬集成電路設計的能力。其課程主要包含模擬電路、半導體物理、CMOS模擬集成電路設計、集成電路CAD設計、集成電路工藝原理、VLSI集成電路設計方法和混合集成電路設計等。此外，還包括Synopsis認證培訓相關課程。
5.數字集成電路設計模塊。主要培養學生掌握數字集成電路設計原理與設計方法，具備運用常用的集成電路EDA軟件工具從事數字集成電路設計的能力。其課程主要包含數字電路、數字集成電路設計、硬件描述語言、VLSI測試技術、ASIC設計綜合和時序分析等。
6.射頻集成電路設計模塊。主要培養學生掌握射頻集成電路設計原理與設計方法，具備運用常用的集成電路EDA軟件工具從事射頻集成電路設計的能力。其課程主要包含CMOS射頻集成電路設計、電磁場技術、電磁場與
天線和通訊原理等。
在實踐教學內容的設置、安排上要符合認識規律，由易到難，由淺入深，充分考慮學生的理論知識基礎與基本技能的訓練，既要有利于啟發學生的創新思維與意識，有利于培養學生創新進取的科學精神，有利于激發學生的學習興趣，又要保證基礎，注重發揮學生主觀能動性，強化綜合和創新。因此，在集成電路專業的實驗教學安排上，應減少緊隨理論課開設的驗證性實驗內容比例，增加綜合設計型和研究創新型實驗的內容，使學有余力的學生能發揮潛能，有利于因材施教。
三、集成電路專業實踐技能培養的策略
1.改善實驗教學條件，提高實驗教學效果。學校應抓住教育部本科教學水平評估的機會，加大對實驗室建設的經費投入，加大實驗室軟、硬件建設力度。同時加強實驗室制度建設，制訂修改實驗教學文件，修訂完善實驗教學大綱，加強對實驗教學的管理和指導。
2.改進實驗教學方法，豐富實驗教學手段。應以學生為主體，以教師為主導，積極改進實驗教學方法，科學安排課程實驗，合理設計實驗內容，給學生充分的自由空間，引導學生獨立思考應該怎樣做，使實驗成為可以激發學生理論聯系實際的結合點，為學生創新提供條件。應注重利用多媒體技術來豐富和優化實驗教學手段，如借助實驗輔助教學平臺，利用仿真技術，加強新技術在實驗中的應用，使學生增加對實驗的興趣。
3.加強師資隊伍建設，確保實驗教學質量。高水平的實驗師資隊伍，是確保實驗教學質量、培養創新人才的關鍵。應制定完善的有利于實驗師資隊伍建設的制度，對實驗師資隊伍的人員數量編制、年齡結構、學歷結構和職稱結構進行規劃，從職稱、待遇等方面對實驗師資隊伍予以傾斜，保證實驗師資隊伍的穩定和發展。
4.保障實習基地建設，增加就業競爭能力。開展校內外實習是提高學生實踐技能的重要手段。
實習基地是學生獲取科學知識、提高實踐技能的重要場所，對集成電路專業人才培養起著重要作用。學校應積極聯系那些具有一定實力并且在行業中有一定知名度的企業，給能夠提供實習場所并愿意支持學校完成實習任務的單位掛實習基地牌匾。另外，可以把企業請進來，聯合構建集成電路專業校內實踐基地，把企業和高校的資源最大限度地整合起來，實現在校教育與產業需求的無縫聯接。
5.重視畢業設計，全面提升學生的綜合應用能力。畢業設計是集成電路專業教學中最重要的一個綜合性實踐教學環節。由于畢業設計工作一般都被安排在最后一個學期，此時學生面臨找工作和準備考研復試的問題，畢業設計的時間和質量有時很難保證。為了進一步加強實踐環節的教學，應讓學生從大學四年級上半學期就開始畢業設計，因為那時學生已經完成基礎課程和專業基礎課程的學習，部分完成專業課程的學習，而專業課教師往往就是學生畢業設計的指導教師，在此時進行畢業設計，一方面可以和專業課學習緊密結合起來，另一方面便于指導教師加強對學生的教育和督促。
選題是畢業設計中非常關鍵的環節，通過選題來確定畢業設計的方向和主要內容，是做好畢業設計的基礎，決定著畢業設計的效果。因此教師對畢業設計的指導應從幫助學生選好設計題目開始。集成電路專業畢業設計的選題要符合本學科研究和發展的方向，在選題過程中要注重培養學生綜合分析和解決問題的能力。在畢業設計的過程中，可以讓學生們適當地參與教師的科研活動，以激發其專業課學習的熱情，在科研實踐中發揮和鞏固專業知識，提高實踐能力。
6.全面考核評價，科學檢驗技能培養的效果。實踐技能考核是檢驗實踐培訓效果的重要手段。相比理論教學的考核，實踐教學的考核標準不易把握，操作困難，因此各高校普遍缺乏對實踐教學的考核，影響了實踐技能培養的效果。集成電路專業學生的實踐技能培養貫穿于大學四年，每個培養環節都應進行科學的考核，既要加強實驗教學的考核，也要加強畢業設計等環節的考核。
對實驗教學考核可以分為事中考核和事后考核。事中考核是指在實驗教學進行過程中進行的質量監控，教師要對學生在實驗過程中的操作表現、學術態度以及參與程度等進行評價；事后考核是指實驗結束后要對學生提交的實驗報告進行評價。這兩部分構成實驗課考核成績，并于期末計入課程總成績。這樣做使得學生對實驗課的重視程度大大提高，能夠有效地提高實驗課效果。此外，還可將學生結合教師的科研開展實驗的情況計入實驗考核。
7.借助學科競賽，培養團隊協作意識和創新能力。集成電路專業的學科競賽是通過針對基本理論知識以及解決實際問題的能力設計的、以學生為參賽主體的比賽。學科競賽能夠在緊密結合課堂教學或新技術應用的基礎上，以競賽的方式培養學生的綜合能力，引導學生通過完成競賽任務來發現問題、解決問題，并增強學生的學習興趣及研究的主動性，培養學生的團隊協作意識和創新精神。
在參加競賽的整個過程中，學生不僅需要對學習過的若干門專業課程進行回顧，靈活運用，還要查閱資料、搜集信息，自主提出設計思想和解決問題的辦法，既檢驗了學生的專業知識，又促使學生主動地學習，最終使學生的動手能力、自學能力、科學思維能力和創業創新能力都得到不斷的提高。而教師通過考察學生在參賽過程中運用所學知識的能力，認真總結參賽經驗，分析由此暴露出的相關教學環節的問題和不足，能夠相應地改進教學方法與內容，有利于提高技能教學的有效性。
此外，還應鼓勵學生積極申報校內的創新實驗室項目和實驗室開放基金項目，通過這些項目的研究可以極大地提高學生的實踐動手能力和創新能力。
參考文獻：
[1]袁穎，等.依托專業特色，培養創新人才[J]. 電子世界，2012（1）.
[2]袁穎，等.集成電路設計實踐教學課程體系的研究[J]. 實驗技術與管理，2009（6）.
[3]李山，等.以新理念完善工程應用型人才培養的創新模式[J]. 高教研究與實踐，2011（1）.
[4]劉勝輝，等.集成電路設計與集成系統專業課程體系研究與實踐[J]. 計算機教育，2008（22）.
IC設計工程師是當今最受人尊敬的金領職業之一，不但收入相當豐厚，而且工作極富挑戰性和成就感。在全國就業形式比較嚴峻的今天，IC設計工程師就業卻是另一片天地，在北京、上海、深圳等地，IC設計人才都做為緊缺人才被列進重點引進人才目錄，具有經驗的設計人員更成為各IC公司高薪爭搶的對象，IC設計人才嚴重供不應求。廣大在校學生和初入IC設計行業的工程師也因為缺乏項目經驗和實踐環境,很難在這一領域獲得進一步提升和發展，而IC設計公司也苦于找不到具有工作能力的設計人才。
北京集成電路設計園第五日IC設計培訓中心獨家推出數字集成電路前端設計就業班，在最短的時間里讓學員學習數字IC設計流程，設計方法，常用EDA工具，更以實際專題項目帶領學員完成一個從最初的設計規范到門級網表實現的整個前端設計流程，手把手帶領學員完成實際項目作品，使學員在領會IC設計知識的同時具備IC設計經驗，并學會IC設計公司的團隊分工與合作。學成后可以勝任IC設計公司一般性設計工作，最終的專題設計和作品更可以做為求職和職位提升的有力證明。
北京集成電路設計園是全國七個集成電路設計產業化基地之一，園區花費數百萬美金購置的EDA設計平臺，是北京乃至北方地區唯一可以提供完善的國際頂級EDA設計工具和試驗環境的產業基地，同時園區有多家國內外知名IC設計公司入駐，吸引了眾多設計人才在這里工作，濃厚的IC產業氛圍為學習IC設計提供了絕佳的環境。
“數字集成電路前端設計就業班”已于2005年成功舉辦兩期，學員有來自高校研究生、在職工作人員、應屆畢業理工科學生等，實踐性的課程使學員完成從對IC設計的陌生到熟悉的過程，親歷IC設計整個前端流程。開班以來得到學員的廣泛認可，學員在本課程中學到的技術在求職中起到了關鍵性作用，先后有多名學員就職于國內知名IC設計公司，包括威盛、華大、六合萬通、華為等，受到用人單位的好評。同時，在實踐過程中積累的經驗和新的方法，將在第三期中得到提升和發展。
如果您正在為就業發愁，正在苦苦尋找一份高薪工作在北京上海這些大城市大展宏圖；
如果您想從事IC設計行業卻不知道從哪里入手；
如果您剛剛踏入IC設計行業，感覺技術和工作壓力很大；
那本課程將會帶你踏上這條充滿前途的金光大道，您的職業人生將從此與眾不同……
課程特色
教授IC前端設計全部流程
特別實用、常用的IC前端技術和方法
真實實踐環境，先進設計平臺，實際項目設計、親自動手制作
以直接就業為目的
招生對象
電子、計算機、通信等相關專業大學應屆本科畢業生和低年級研究生
參加工作不久，需要提升技術水平和熟悉設計流程的在職工程師
或其它理工科背景有志于IC設計工作的轉行人員
開課時間
2006年3月27日
課時數
共70學時
上課時間
每周一、三、五晚18:30-21:30
每周二、四、六自修及作業
上課地點
北京集成電路設計園量子芯座5層培訓教室
費用
報名費100元
學費2800元，包括聽課、講義、資料、輔導、上機軟硬件費用、證書等，食宿自理。
優惠
2006年3月20日前報名，免收報名費
在校學生2006年3月20日前報名，可享受優惠價2300元!
5人以上團體報名可九折優惠！
食宿
外地學員可幫助聯系住宿，可以就近選擇北京大運村學生公寓，或方便實惠的公寓、單間、招待所、床位等。
附近有大運村食堂、北航食堂、小吃一條街及多家飯店可供選擇，經濟實惠，非常方便。
交費方式
銀行匯款
開戶名稱：北京集成電路設計園有限責任公司
開戶銀行：招商銀行北京大運村支行(649)
帳號：6381001510001
報名現場交款
地 址：北京市海淀區知春路27號量子芯座5層IC設計培訓中心
報名流程
1． 索取或下載報名表
2． 按要求填表、將報名表傳真或Email給我們
3． 電話或Email確認報名信息
4． 交納報名費和學費
5． 領取交費收據、確認函、聽課證
6． 報名成功
聯系方式
電話：82357175/83/84-850/851/852/858/859
郵件：.cn
課程大綱和更多信息請查詢網站：.cn
注：本班招生30人，招滿截止，名額有限，預報從速！若報名人數少于10人則不開班
數字集成電路前端設計人才班
實戰提高班
課程簡介
北京集成電路設計園第五日IC設計培訓中心獨家推出具有極強實踐性“數字集成電路前端設計實戰提高班”課程，針對具有一定工作經驗的在職工程師、高年級研究生以及需要項目經驗的高校任課教師，按照IC設計公司產品開發流程，采取強化訓練、項目實踐、專題制作等方法，帶領學員在真實的實踐環境中提升技術水平。本課程為前端設計高端精華課程，在特別精簡的時間內講解非常完整的流程以及更實用的設計方法，課程涵蓋了相關技術的核心內容，老師將自己的實踐經驗傾囊而授。
本課程在“數字集成電路前端設計就業班”成功舉辦的基礎上，為學員提供技術進階，目標直指培養較高水平IC設計工程師，在保證學員獲得IC前端設計全部技術要點的同時，重點鍛煉學員的實際動手能力，更為關鍵的是在長達45個學時，跨度近兩個月的時間內，學生將以一個簡單標量流水線處理器的設計為核心，進行RTL設計、邏輯綜合、時序分析、芯片測試、綜合驗證、以及高級技術和設計優化的技術學習和項目實踐。學員可以選擇參與處理器設計或系統芯片IP模塊設計，要求至少參與完成此處理器芯片或獨立完成一個系統芯片IP模塊從設計規范到網表實現的整個前端設計過程，最終的設計是可以拿去layout和流片的。
同時，本培訓中心位于北京集成電路設計園――全國七個集成電路設計產業化基地之一，園區花費數百萬美金購置的EDA設計平臺，是北京乃至北方地區唯一可以提供完善的國際頂級EDA設計工具和試驗環境的產業基地，同時園區有多家國內外知名IC設計公司入駐，吸引了眾多設計人才在這里工作，濃厚的IC產業氛圍為學習IC設計提供了絕佳的環境。
如果你具有相關專業學歷，但缺乏一定的項目實踐機會；
如果你面對學習或工作挑戰，感覺壓力很大；
如果你對芯片設計充滿興趣，希望用最短的時間學到人家需要兩三年才能跨越的技術；
那么本課程將會成為你提升技術水平、躋身IC設計高級人才的理想選擇！
課程特色
完全不同于學校的課程體系和授課方法
沒有冗長而無用的理論介紹，直接教授最實用的設計方法和設計流程
真實實踐環境，先進設計平臺，實際項目設計、親自動手制作
要求獨立完成項目設計，具備真正意義上的項目經驗
學成后做為高級人才可以推薦工作
招生對象
電子、通信、計算機等相關專業本科畢業,一年以上工作經驗的在職工程師；
電子、通信、計算機等相關專業較高年級在讀研究生；
一般高校需要項目經驗的任課教師。
報名要求
有簡單或小規模電路設計經驗，或初步熟悉IC設計前端工作但缺乏項目經驗；
有數字邏輯基礎、了解VERILOG語言，會使用UNIX/Linux操作系統。
培訓目標
可獨立完成ASIC/SOC前端設計，成為中級IC前端設計工程師。
學 時
100學時，其中實習及專題制作45學時。
開課時間2006年3月16日
上課時間
每周四晚18：30-21：30，
每周六上午9：00-12：00、
每周日上午9：00-12：00
周一到周五自修及作業
上課地點
北京集成電路設計園量子芯座5層培訓教室
費 用
報名費100元
學費4800元，包括聽課、講義、資料、輔導、上機軟硬件費用、證書等，食宿自理。
優 惠
2006年3月1日前報名，免收報名費
在校學生在2006年3月1日前報名，可享受優惠價4200元
5人以上團體報名可九折優惠！
食 宿
外地學員可幫助聯系住宿，可以就近選擇北京大運村學生公寓，或方便實惠的公寓、單間、招待所、床位等。附近有大運村食堂、北航食堂、小吃一條街及多家飯店可供選擇，經濟實惠，非常方便。
交費方式
銀行匯款
開戶名稱：北京集成電路設計園有限責任公司
開戶銀行：招商銀行北京大運村支行(649)
帳號：6381001510001
報名現場交款
地 址：北京市海淀區知春路27號量子芯座5層IC設計培訓中心
報名流程
1． 索取或下載報名表
2．按要求填表、將報名表傳真或Email給我們
3．電話或Email確認報名信息
4． 交納報名費和學費
5．領取交費收據、確認函、聽課證
6． 報名成功
聯系方式
電話：82357175/83/84-850/851/852/858/859
郵件：.cn
課程大綱和更多信息請查詢網站：.cn
注：本班招生30人，招滿截止，名額有限，預報從速！若報名人數少于10人則不開班
集成電路封裝工藝員培訓
招生對象 大專理工類專業及以上學歷
招生人數 限50人
開課時間 2006年2月13日-3月3日
（周一至周五上課）共120課時
課程內容
半導體基礎制造程序、集成電路各類產品與應用、集成電路生產常用材料使用簡介、集成電路英文應用、集成電路廠務與環境、封裝基礎知識、集成電路SOP學習、集成電路設備基本操作與應急處理、質量環境及工作安全教育、集成電路封裝
開班宗旨
復芯微電子集成電路封裝工程師培訓為您的職業生涯鑄造輝煌的起點
培訓優勢
訂單培養、校企結合、高就業率
課程特色 名校資深講師與企業主管共同授課；
獨家使用教材；
嚴謹治學、定期考核
附贈行業素質、面試技巧等實用課程
職業前景
集成電路產業是未來全球高新技術產業的前沿和核心，是最具活力和滲透力的戰略產業。作為集成電路產業人才缺口最大的封裝產業，正需要大量有志于投身該事業的青年加入其中。
應屆畢業生從事集成電路（IC）封裝行業，年薪3-6萬……
封裝企業大多提供相當好的福利，包括吃、住、補貼……
想進入集成電路行業的您，請不要猶豫了！
招生對象 本科理工類專業及以上學歷
招生人數 限30人
開課時間 2006年3月4日-4月2日
（雙休日上課）共120課時
課程內容：
計算機網絡與UNIX應用、半導體基礎理論、集成電路制造工藝、集成電路設計概論、集成電路設計EDA軟件、基本版圖知識
開班宗旨：
復芯微電子IC版圖設計師培訓為您的職業生涯鑄造輝煌的起點
培訓優勢：
訂單培養、保證推薦、高就業率
課程特色 校內資深講師與企業在職工程師共同授課；
獨家使用教材；
嚴謹治學、定期考核
附贈行業素質、面試技巧等實用課程
職業前情：
集成電路產業是未來全球高新技術產業的前沿和核心，是最具活力和滲透力的戰略產業。作為集成電路產業的命脈，目前長三角地區IC設計業的人才缺口已達20萬……
IC設計業薪酬水平不斷攀升，應屆本科生從事IC版圖設計起薪達3000元……
IC設計師平均月薪高達10000元……
看到這些數字，您還需要猶豫嗎？
誠信責任創新
咨詢人 宣佳博老師
咨詢電話 021-51087308*8301
TEL (021)- 51087308
FAX (021)- 50277166
【關鍵詞】D觸發器；半靜態；清零；版圖
A New D flip-flop of semi-static and clear
Zhao Junxia，Zhu Qiaoyan
（Sanjiang College，Nanjing，Jiangsu 210012;NanJing Top Power ASIC）
Abstract：For faster speed、lower power and smaller size,this paper analyzes several used D flip-flops.For the highest frequency and synthesizing their advantages and disadvantages，we design a new type D flip-flop of semi-static and clear.With CSMC 0.6μmN well CMOS process，the layout area is46.500×40.350(μm).The maximum trigger frequency is 356MHz.Using it we constitute the second divider and simulates successfully.
Key words：D flip-flop，semi-static，clear，layout
1.引言
觸發器是時序電路[1]，是在邏輯電路的移位、寄存和計數功能中被廣泛采用的一種存儲信息的功能部件[2]，它靠雙穩態電路來保存信息。觸發器的種類很多[3]，CMOS D型觸發器是VLSI電路中最基本的也是應用最普遍的，它被廣泛應用于移位和寄存[4]。D觸發器的D代表延遲或數據,它的輸出是發生在早于一個時鐘脈沖之前的D輸入的函數。在時鐘脈沖期間，在D輸入提供“1”會導致輸出變為1，否則輸出變為0。其真值表表明這種關系，其中Qn+1是時鐘脈沖以后的Q輸出，它取決于D的輸入狀態[4]。
常見的D觸發器有：同步D觸發器、主從型D觸發器、新型半靜態低功耗D觸發器等[5]，本文對他們的結構、原理等方面進行分析比較，綜合各自優缺點，優化最高頻率，設計出一款新型主從型D觸發器，經仿真該觸發器的最高頻率為356MHz。
2.新型D觸發器的結構圖
為了減小與時鐘信號相關聯的單元電路（如觸發器）的消耗，本文提出了一種新的半靜態觸發器結構，并把其中的靜態鎖存器進一步改進為準靜態型。
圖1是所設計的新型由CMOS傳輸門和反相器構成的D觸發器的結構圖。反相器F1和傳輸門TG1、TG2組成了主觸發器，與非門F2和傳輸門TG3、TG4組成了從觸發器。TG1和TG3分別為主觸發器和從觸發器的輸入控制門。反相器F4對時鐘輸入信號CP進行反相及緩沖，其輸出CP和CP'作為傳輸門的控制信號。
根據CMOS傳輸門的工作原理和圖中控制信號的極性標注可知：當傳輸門TG1、TG4導通時，TG2、TG3截止；反之，當TG1、TG4截止時，TG2、TG3導通。
當，時，TG1導通TG2，截止，D端輸入信號送入主觸發器中，使,，但這時主觸發器尚未形成反饋連接,不能自行保持。、跟隨D端的狀態變化；同時，由于TG3截止，TG4導通，所以從觸發器形成反饋連接，維持原狀態不變，而且它與主觸發器的聯系被TG3切斷。
當的上升沿到達（即跳變為1，下降為0）時，TG1截止，TG2導通，切斷了D信號的輸入，由于F1的輸入電容存儲效應，F1輸入端電壓不會立即消失，于是、在TG1截止前的狀態被保存下來；同時由于TG3導通、TG4截止，主觸發器的狀態通過TG3和F3送到了輸出端，使（CP上升沿到達時D的狀態），而。
在，期間，的狀態一直不會改變，直到下降沿到達時（即跳變為0，跳變為1），TG2、TG3又截止，TG1、TG4又導通，主觸發器又開始接收D端新數據，從觸發器維持已轉換后的狀態。
可見，這種觸發器的動作特點是輸出端的狀態轉換發生在的上升沿，而且觸發器所保持的狀態僅僅取決于上升沿到達時的輸入狀態。正因為觸發器輸出端狀態的轉換發生在的上升沿（即CP的上升沿，所以這是一個CP上升沿觸發的邊沿觸發器，CP上升沿為有效觸發沿，或稱CP上升沿為有效沿（下降沿為無效沿）。若將四個傳輸門的控制信號CP'和極性都換成相反的狀態，則CP下降沿為有效沿，而上升沿為無效沿。
3.D觸發器的電路
D觸發器的最高時鐘頻率受到以下兩個方面的限制：
（1）輸出（Q或Q~）波形上升和下降時間的限制。如果輸出的外接負載電容較大，則輸出的波形受到負載電容的影響，都具有一定的上升和下降時間。隨著時鐘頻率的提高，輸出頻率也要隨之提高。如果輸出波形由方波變為三角波，甚至輸出幅度下降，就不能滿足二分頻輸出。
（2）內部信號傳輸時，所產生的內部級延遲的限制。如果時鐘脈沖寬度不能滿足內部級的時延，則輸出Q就不能成為時鐘脈沖的二分頻或輸出不穩定。
為了要設計D型觸發器，首先要對觸發器內部進行時序分析，然后分析各級門在電路中所處的地位，進行合理的時延分配。作為主觸發器，數據從D端輸入，必須在時鐘脈沖的后半周內完成數據的傳輸，并保存在住觸發器中。
我們通過控制柵氧化層厚度來控制柵電容。用MOS器件的跨導和輸出電容的比值（稱之為速度優值）來表征COMS倒相器的速度性能。當增大CMOS倒相器的寬長比時，就增大了跨導，能提高優值；但寬長比的增大，本級的輸出電容也隨之增大，反而降低了優值。因而，計算一個合理的寬長比，使跨導大，電容小，具有最佳的速度優值。為了使CMOS倒相器獲得最佳的性能，采用對稱設計，使倒相器中的NMOS管和PMOS管性能完全對稱。
新型的主從型D觸發器的電路圖如圖2所示。在時鐘CP周期為60ns，幅度U=5v的方波信號時所仿真到的工作波形如圖3所示，Q在CP上升沿翻轉，在下降沿不發生翻轉，保持原狀態不變，實現二分頻，該觸發器的最高頻率為356MHz，達到D觸發器的設計要求[6]：對應于每一CP信號有效沿（上升沿），輸出狀態翻轉一次，計數工作正常。
4.版圖設計
集成電路版圖是電路系統與集成電路工藝之間的中間環節，是一個必不可少的重要環節[7]，版圖的好壞直接影響電路生產的成品率及可靠性。好的設計不但本身很少帶來不可靠因素，而且對于工藝上難以避免的問題，也可預防或減弱其影響。通過集成電路版圖設計，可以將立體的電路系統變為一個二維的平面版圖，再經過工藝加工還原為基于硅材料的立體結構[7]。
本文采用華潤上華0.6μmN阱CMOS工藝在Cadence平臺上設計D觸發器構成的二分頻器的版圖[9]，如圖4所示，由N Well圖層、Active圖層、N Select圖層、P Select圖層、Poly圖層、Metal 1圖層、Active Contact圖層等構成，其芯片面積為46.500×40.350(μm)。
5.小結
論文中所設計的一款新型半靜態帶清零的D觸發器芯片通過理論分析[10]與計算機模擬表明了新型D觸發器與以往單鎖存器D觸發器結構相比具有以下特點：1）省去了傳統設計中的時鐘鏈，減少了時鐘網絡的功耗及時鐘信號的延遲；2）使用的晶體管數少，只為傳統設計的1/2，有效地減少芯片地占用面積；3）采用了動態鎖存器結構，使之獲得更低的功耗及占用更小的芯片面積；4）降低功耗效果顯著。
由于在深亞微米情況下，存在較大的漏電流或亞閾值電流[7]，因此半靜態觸發器的應用會在某些場合受到一定的限制。
參考文獻
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[2]楊志忠,衛樺林,郭順華.數字電子技術基礎[M]第2版.北京:高等教育出版社,2009.
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關鍵詞：集成電路設計;集成系統;本科專業;創新型人才;課程體系
中圖分類號：G642.0 文獻標志碼：A 文章編號：1674-9324（2015）35-0049-03
一、引言
集成電路產業是信息產業的基礎和核心，是推動信息產業發展的源泉和動力。國務院于2000年6月25日頒發了《鼓勵軟件產業和集成電路產業發展的若干政策（18號）》，大力支持和鼓勵我國集成電路產業的發展。在國家政策的扶持下，我國集成電路設計業發展迅猛，伴隨著國內集成電路的發展，對集成電路設計相關人員的需求也日益增加。教育部于2003年開始批準設置“集成電路設計與集成系統”目錄外本科專業，2012年普通高等學校本科專業目錄中調整為特設專業，以適應國內對集成電路設計與應用人才的迫切需求，截止2014年，全國已有28所高校設置“集成電路設計與集成系統”本科專業。國務院于2011年1月28日頒發了《進一步鼓勵軟件產業和集成電路產業發展的若干政策（新18號）》，要求高校要進一步深化改革，加強集成電路設計相關專業建設，緊密結合產業發展需求及時調整課程設置、教學計劃和教學方式，加強專業師資隊伍、教學實驗室和實習實訓基地建設，努力培養國際化、復合型、實用型人才。
“集成電路設計與集成系統”專業涉及的新概念、新技術、新方法不斷涌現，是一個工程性和實踐性很強的本科專業。集成電路領域技術和管理人才嚴重不足、人才質量普遍不高已成為制約我國集成電路產業健康、快速發展的瓶頸。國家集成電路產業“十二五”發展規劃提出加強人才培養，著力發展芯片設計業，2014年6月，國務院印發《國家集成電路產業發展推進綱要》進一步指出，要著力發展集成電路設計業，加大人才培養力度。因此，研究適合本專業的理論與實踐并重融合的課程體系，培養創新型集成電路設計人才具有十分重要的現實意義和歷史意義。
二、集成電路設計與集成系統專業人才培養的特點
集成電路是推動當前經濟發展的重要技術，由于集成電路設計與集成系統領域發展迅速且新知識、新技術層出不窮，多學科交叉融合，畢業生就業具有國際性，要求教學體系和實踐平臺建設必須跟上最新的產業需求，才能培養出適合社會和企業需要的集成電路設計與集成系統創新型人才。在進行集成電路設計與集成系統領域創新型人才培養時我們需要緊緊抓住以下幾點。
1.集成電路設計與集成系統專業是新興專業，國內還沒有形成該專業的人才培養規范，目前國內各高校該專業的教學計劃是從國外或者相關專業延伸來的，系統性、完備性差，還沒有形成完整的知識體系。
2.集成電路設計與集成系統專業是一個涵蓋通信、計算機、集成電路等多領域的交叉學科，因此要利用綜合性學科知識為該類人才的素質培養服務，從注重單一知識和能力的培養，要轉變到注重綜合知識和能力的培養。
3.集成電路設計與集成系統是國家特設專業，根據高校自身辦學特色和市場需求設置的專業，需要針對企業對該類人才的需求，將企業需求融入課程體系，與企業聯合制定培養方案，建立核心課程體系，實時調整專業課程教學內容。
4.集成電路設計與集成系統專業具有較強的工程性和實踐性，不僅要具有較強理論知識基礎，而且要具有較好的工程實踐能力以及一定的創新能力，需要建立一種基于項目驅動的多層次的實踐教學體系，保障四年工程實踐訓練不斷線，逐步提升學生的工程實踐能力和創新能力。
三、集成電路設計與集成系統專業課程體系的構建
根據集成電路設計與集成系統專業人才培養特點，按照通信、計算機和集成電路融合發展的科學規律，結合我校學科專業優勢特色，確立了本專業人才培養的課程體系。
（一）人才培養目標
2006年全國科技大會上提出，到2020年，我國將建成創新型國家，使科技發展成為經濟社會發展的有力支撐。具有較強的自主創新能力是創新型國家的主要特征之一，只有培養具創新精神和創新能力的人才，才能提升自主創新能力。集成電路產業是關系國民經濟和社會發展全局的基礎性、先導性和戰略性產業，是最能體現科技進步對創新型國家貢獻率的行業。
因此，本專業旨在培養德、智、體、美全面發展，適應社會主義現代化建設和信息領域發展需要，掌握寬廣的人文知識、堅實的自然科學知識以及扎實的專業知識，具備工程實踐能力和創新能力，具有自主學習集成電路與集成系統領域前沿理論和技術的能力，能在集成電路與集成系統領域從事研究、設計、實現、應用的高素質創新型人才，為全面實現創新型國家提供強有力的支撐。
（二）人才培養規格
集成電路設計與集成系統專業是一個涵蓋通信、計算機、集成電路等多領域的交叉學科，如圖1所示。其中，圖1中①就是通信算法（應用）的直接IC（實現）化的ASIC、FPGA電路或者可重構電路;②就是算法（應用）的指令集合（體系結構）化的目標程序;③就是指令集合（體系結構）的IC（實現）化的處理器;④就是集成電路技術發展推動的先進處理器。
根據多學科融合發展和人才培養目標定位，確定了本專業知識、能力、素質的人才培養規格如下。
1.知識結構要求。（1）具有堅實的自然科學理論基礎知識、電路與系統的學科專業知識、必要的人文社會科學知識和良好的外語基礎。（2）具有通信系統、計算機系統結構、信號處理等相關學科領域的基礎知識。（3）掌握集成電路與集成系統領域的基礎知識和工程理論。（4）掌握集成電路與集成系統電子設計自動化（EDA）技術。
2.能力結構要求。（1）具有使用電子設計自動化（EDA）工具進行集成電路與集成系統設計的能力。（2）具有較強的科學研究、工程實踐及綜合運用所學知識解決實際問題的能力。（3）具有了解本專業領域的理論前沿、發展動態和獨立獲取知識的能力。（4）具有自主學習能力、創新能力、協同工作與組織能力。
3.素質結構要求。（1）具有良好的思想道德修養、職業素養、身心素質。（2）具有奉獻精神、人際交往意識和團結協作精神。（3）具有一定的文學藝術修養、科學的工程實踐方法。（4）具有一定的國際化視野、求實創新意識。
（三）課程體系
集成電路系統設計涵蓋“系統設計、邏輯設計、電路設計、版圖設計”四個設計層次，課程體系應覆蓋四個設計層次需要的所有知識點，各知識點之間要具有連貫性、系統性和完備性。集成電路設計與集成系統專業具有很強的工程性和實踐性，通過計算機應用能力、電子技術應用能力、嵌入式系統設計能力、集成電路設計能力以及工程創新能力的培養，強化學生的工程實踐能力和創新能力。集成電路設計與集成系統專業是一個多學科的交叉新興專業，課程體系中應該包含通信、計算機和集成電路的相關知識點，各知識點之間要具有交叉融合性。集成電路系統設計是一個高速發展的學科領域，知識和技術更新速度非常快，課程體系應該體現先進性，使得學生能夠接近先進的技術前沿，同時課程體系中也應該包含一些面向企業的工程設計與實踐的實用性課程，進一步提高學生的就業競爭力和工程創新能力。
因此，根據人才培養規格和特點以及課程體系的連貫性、系統性、完備性、融合性、先進性和實用性，結合我校自身優勢特色，構建了如下頁圖2所示的知識、能力、素質協調統一的理論與實踐并重融合的課程體系。課程體系以能力培養為導向，集中實踐環節為支撐，核心課程為基礎，一組集中實踐環節和核心課程培養一種能力。同時，設置綜合素質教育模塊和課外科技創新活動模塊，提升學生的工程素質和創新能力。
課程體系主要突出計算機應用能力、電子技術應用能力、嵌入式系統設計能力、集成電路設計能力以及工程創新能力的培養，進行分學年重點培養。第一學年主要培養學生的計算機應用能力，第二學年主要培養學生的電子技術應用能力，第三學年主要培養學生的嵌入式系統設計能力和集成電路設計能力，第四學年主要培養學生的工程創新能力，通過設置“數字集成電路”、“混合信號集成電路”、“嵌入式系統”三個方向課程模塊，實現人才的個性化培養。
通過嵌入式系統設計能力、集成電路設計能力和工程創新能力培養過程中的集中實踐環節和核心課程設置，將集成電路設計與通信/計算機相結合，體現課程體系的交叉融合性。將集成電路系統設計層次中的“系統設計”貫穿于工程創新能力、嵌入式系統設計能力培養，“邏輯設計”體現在電子技術應用能力培養中，通過“電路設計”與“版圖設計”實現集成電路設計能力的培養，實現了課程體系的系統性和完備性，通過教學內容的組織實現知識的連貫性。
課程體系設置了一系列集中實踐環節和獨立設課實驗（集成電路EDA技術實驗、微處理器設計實踐）以及課內實驗，在教學內容的組織上將軟件無線電（SDR）系統（包括算法、體系結構、集成電路）設計與實現的科研成果融入教學過程，實現四年工程實踐訓練不斷線，體現課程體系的工程性和實踐性。同時通過下一代無線通信系統的核心器件――SDR系統處理芯片設計為牽引，設置通信集成電路系統工程設計與實踐相關課程，采用世界主流EDA廠家先進EDA工具完成集成電路EDA技術實驗以及集成電路系統設計，實現課程體系的先進性和實用性。
（四）教學內容組織思路
以“高級語言程序匯編語言程序機器指令序列計算機組成（CPU、存儲器、輸入輸出、數據通路與控制單元）計算機部件設計計算機部件（FPGA和專用集成電路）實現整機（FPGA或專用集成電路）實現面向通信、信號處理領域系統（嵌入式系統、數字集成電路、模擬集成電路）設計與應用”為主線組織教學內容，體現知識的連貫性，培養學生的計算機應用能力、電子技術應用能力、嵌入式系統設計能力、集成電路設計能力。通過通信集成電路系統工程設計與實踐（包括數字集成電路工程設計與實踐、嵌入式SoC工程設計與實踐、模擬集成電路工程設計與實踐等），將軟件無線電（SDR）系統的設計與實現的科研項目成果融入課堂教學，貫徹我校“教研統一”辦學理念，突顯我校信息通信行業優勢特色，培養學生的工程創新能力。
四、結論
課程體系設置是專業建設中的關鍵核心問題，對人才的培養質量起決定性的作用。本文充分考慮了集成電路設計與集成系統專業多學科交叉融合、工程實踐性強等特點，結合我校本專業在通信專用集成電路設計、專用處理系統設計方面的優勢特色，形成了通信、計算機與集成電路設計相結合、理論教學與項目實踐相結合的課程體系。以能力培養為導向，以集成電路設計和嵌入式系統設計融合為主線組織教學內容，培養學生的集成電路設計與嵌入式系統設計（計算機應用、電子技術應用、微系統設計）能力，通過面向通信領域的集成電路與嵌入式系統工程設計與實踐，提高學生的工程創新能力。
參考文獻：
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文獻［3］中提出了一種基于數據流優化方法的全搜索運動估計電路，將絕對差值和（SAD）的計算拆分成殘差值計算與SAD累加兩部分，并通過對傳統運動估計運算數據流的優化，使設計能夠在相同的面積開銷下對比文獻［4］中減少近70％的帶寬消耗．電路的主要結構包含了片上緩存，PE陣列以及數據流控制器，如圖1所示．圖1HEVC運動估計電路結構電路各模塊按所占面積在表1中列出，可以發現，電路中的存儲模塊（SRAM）總共占用了40．9％的面積．這樣的設計特征導致的直接結果會有非常多的長互連線存在于存儲模塊和邏輯模塊之間．
2、三維運動估計電路的劃分方法
圖2中的連線表示所有SRAM與標準單元之間的信號線，由于SRAM集中在芯核（corearea）區域的右上角與右下角，而標準單元集中在芯核區域的左側及中部，所以需要大量長互連線連接這三塊區域．這些信號線具有較大的電容與電阻，導致讀寫SRAM的時序變差，且功耗也較大．本文將SRAM堆疊到標準單元區域的下方，使得原先相距較遠的標準單元與SRAM輸入／輸出端口利用三維空間的優勢縮短直線距離，避免了上述問題的發生．進一步分析表1可得，PE陣列模塊占了芯核53．3％的區域．PE陣列共包含32×32個PE，以及一些加法器．每個PE的結構如圖3所示，其由一個Router單元和一個Absolute單元組成，Router單元負責與鄰近的四個PE交換數據，而Absolute單元用來計算2個8bit數據差值的絕對值．這兩個單元分別占PE一半左右面積．每個PE都只與上下左右4個PE進行數據交換，所以這些局部互連的長度很大程度上決定了整個PE陣列的互連總長度．假設這些局部互連從PE的中心出發，如果能將單個PE的面積減少一半，則理論上局部互連的總線長能減少到原先的70．7％。根據上述分析，本文將HEVC運動估計電路分成4層（tier）．其中tier1和tier2包含了所有SRAM和數據流控制器，tier3包含了PE陣列中的1024個Router單元，tier4包含了PE陣列中的1024個Absolute單元和加法樹．Tier1為最低層，Tier4為最高層，各層均朝上．這樣，整個運動估計電路被均勻地劃分到各層中，如表2所示．
3、三維運動估計電路設計流程
本文使用SMIC65nm工藝提供的標準單元和SRAM，配合定制的硅通孔單元進行設計．根據全球半導體技術發展路線圖［5］，硅通孔的尺寸定為1μm×1μm．本文使用的工具是DesignCompiler，En－counter和PrimeTime．以下將具體介紹各個設計步驟，著重介紹與二維集成電路設計不同的地方，圖4展示了整個設計流程．
3．1設計劃分
設計劃分的目的是將整個二維電路設計分割到三維多層設計中，以減小占用面積．劃分時需要根據設計電路進行具體分析，注意均勻分配各層的面積，并且避免使用過多的硅通孔，因為硅通孔會額外占用標準單元的布局資源，且增加生產成本．本文針對HEVC運動估計電路，根據第2節中的分析，將設計分為四層．
3．2綜合與布局
在三維電路設計中，綜合與布局的方法和二維電路設計相似．不同之處在于，綜合與布局，包括之后的后端步驟，都需要對每一層獨立進行，就如同設計了四塊芯片．在綜合結束時，需要使用時序預算（TimingBudget）功能得到四個時序約束文件，以及四個網表文件．
3．3創建硅通孔
布局后需要創建硅通孔，將信號傳輸到下層．本文確定硅通孔位置的方法是，首先使用工具進行標準單元和SRAM的布局，然后使用腳本找到需要與下層通信的單元管腳位置，在其邊上創建一個硅通孔并將管腳信號分配到這個硅通孔上，這樣可以獲得最小線長．所有硅通孔都創建并分配好信號之后，需要將這些信息導出，以便下層tier在相應位置的頂層金屬上創建frontbump與上層硅通孔相連．只有最上面的三層需要創建硅通孔．
3．4時鐘樹綜合
三維集成電路的時鐘樹綜合采用二維電路中層次化設計的方法，即先在每一個tier的時鐘信號端口的附近創建一個緩沖器，并利用這個緩沖器作為時鐘樹的根，為本層tier生成一棵時鐘樹．最后在底層tier設計完整時鐘樹時，將上面各層tier當作數個宏模塊，并在配置文件中描述各宏模塊的時鐘樹特性，包括端口名、最大／最小上升延遲、最大／最小下降延遲和額外電容．其中額外電容用來描述硅通孔引入的電容．
3．4時序驗證
為了驗證三維集成電路的時序，首先需要得到各層tier的SPEF文件，其中包含了網表的電容、電阻等數據．在PrimeTime中導入各層SPEF文件，并設置合適的硅通孔電容電阻參數，即可進行多層tier聯合時序驗證．
3．5版圖設計結果
圖5展示了三維HEVC運動估計電路的版圖設計結果，從上至下依次為tier4至tier1．每一層中的左圖展示了標準單元和SRAM的位置，而右圖展示了硅通孔的位置．其中上方兩層全部由標準單元組成，下方兩層主要由SRAM組成.5結果分析與比較本文為了定量分析三維集成電路帶來的各項優勢，分別對二維運動估計電路和三維運動估計電路進行了完整的設計．由于集成電路的設計是各項指標之間的平衡（trade－off），在不同的約束下，會得到不同結果，本文在假設二維電路的面積與三維電路四層tier的總面積相等，且時鐘約束都為250MHz的情況下，對比其線長、功耗等性能指標．對比結果如表3所示，結果證明，三維HEVC運動估計電路比二維電路減小了75％占用面積，14．4％總線長，17．1％平均線長和12．3％功耗．
4、結束語